研究者総覧 - 大竹　哲史

オオタケ　サトシ
大竹　哲史

所属大分大学理工学部知能情報システムプログラム

職種教授

MISC
その他	非同期式プロセッサにおける可変遅延素子を用いたフィールドテスト機構信学技法 125 (352),43-48頁 2026/02
その他	FPGAの特定用途構成における劣化検知のための自己テスト信学技報 125,24-29頁 2025/12
その他	RISC-Vプロセッサにおける命令レベル擬似乱数テストの有効性評価信学技報 125 (262),42-47頁 2025/12
その他	可変クロック制御TDCを用いたFPGA上のパス遅延測定手法信学技報 125 (278),18-23頁 2025/12
その他	FPGAの特定用途向け構成における自己劣化検知テスト 2025年度電気・情報関係学会九州支部連合大会 2025/09
その他	プロセッサのALUに対する命令レベル遷移故障テスト 2025年度電気・情報関係学会九州支部連合大会 2025/09
その他	束データ方式の非同期式プロセッサに対する可変遅延素子を用いた高信頼化 2025年度電気・情報関係学会九州支部連合大会 2025/09
その他	LSI不良予測におけるベイズ深層学習の適用とその検討火の国情報シンポジウム2025 2025/03
その他	ハードエラー耐性を考慮した高位合成の一手法電子情報通信学会技術研究報告 124 (374),37-42頁 2025/02
その他	胎児心音常時モニタリングシステムのハードウェア実装火の国情報シンポジウム2023,1-6頁 2023/03
その他	AR技術を用いた観光者向け地域情報提示ツールの開発第84回全国大会講演論文集 2022 (1),201-202頁 2022/02/17
その他	SATを用いた遅延故障BIST向けLFSRシード生成法電子情報通信学会技術研究報告(Web) 121 (388(DC2021 64-78)) 2022
その他	ARランドマークを用いた観光案内支援ツールの開発第83回全国大会講演論文集 2021 (1),253-254頁 2021/03/04
その他	自動列車制御を支える送着ボンドの振動測定電子情報通信学会技術研究報告(Web) 120 (288(DC2020 59-68)) 2020
その他	畳み込みニューラルネットワークを活用したLSIテスト不良予測電子情報通信学会技術研究報告 119 (420(DC2019 86-97)(Web)) 2020
その他	Compacted seed generation for built-in self-diagnosis of delay faults Digest of papers of IEEE Workshop on RTL and High Level Testing 2019/12
その他	Test generation for hardware Trojan detection using the delay difference of a pair of independent paths Digest of papers of IEEE Workshop on RTL and High Level Testing 2019/12
その他	期待署名自己生成に基づく組込み自己診断機構電子情報通信学会技術研究報告 118 (456),31-36頁 2019/02
その他	遅延故障向け組込み自己診断のための圧縮シード生成法電子情報通信学会技術研究報告 119 (282(VLD2019 29-53)),139-143頁 2019
その他	独立経路ペアの遅延差を用いたハードウェアトロイ検出テスト生成電子情報通信学会技術研究報告 119 (282(VLD2019 29-53)) 2019
その他	束データ方式非同期式回路のFPGA実装とそのテスト設計電気関係学会九州支部連合大会講演論文集 2018,138-138頁 2018/09/19
その他	通常動作時の温度状況を考慮したBISTの品質向上電気関係学会九州支部連合大会講演論文集 2018,424-424頁 2018/09/19
その他	同一遅延を持つ独立経路ペアを用いたハードウェアトロイ検出テスト生成電気関係学会九州支部連合大会講演論文集 2018,426-426頁 2018/09/19
その他	同一遅延経路のランダムペアを用いたハードウェアトロイ検出テスト生成電気関係学会九州支部連合大会講演論文集 2018,425-425頁 2018/09/19
その他	機械学習を用いたフェールチップ判別における適用識別器と判別確度の決定法電子情報通信学会技術研究報告 117 (273),55-60頁 2017/11
その他	遅延故障BIST高品質化のためのLFSRシード生成法電子情報通信学会技術研究報告 117 (274),49-54頁 2017/11
その他	機械学習を用いたフェールチップ判別の性能向上に関する検討電子情報通信学会技術研究報告 116 (466),17-22頁 2017/02/21
その他	論理回路の組込み自己診断に関する提案電子情報通信学会技術研究報告 116 (466),11-16頁 2017/02/21
その他	オンチップ故障診断のためのLFSRシード生成法電子情報通信学会技術研究報告 116 (330),117-122頁 2016/11/28
その他	FPGAテストのための耐ソフトエラーBIST 電子情報通信学会技術研究報告 115 (338),219-224頁 2015/12/01
その他	遅延故障BIST向けLFSR/MISRシード生成電子情報通信学会技術研究報告 115 (338),213-218頁 2015/12/01
その他	A field test architecture for circuits configured on FPGAs Digest of papers of IEEE Workshop on RTL and High Level Testing 2015/11
その他	C-020 組込み自己診断におけるテストパターン系列の診断能力に関して(C分野:ハードウェア・アーキテクチャ,一般論文) 情報科学技術フォーラム講演論文集 14 (1),273-274頁 2015/08/24
その他	階層BIST向けLFSRシード生成法電子情報通信学会技術研究報告 114 (446),43-48頁 2015/02/13
その他	クラスタ分析を用いた教師あり学習によるLSIのバーイン不良予測の一手法電子情報通信学会技術研究報告 114 (329),251-256頁 2014/11/26
その他	A delay measurement mechanism for asynchronous circuits of bundled-data model Digest of papers of IEEE Workshop on RTL and High Level Testing,84-89頁 2014/11
その他	A method of LFSR seed generation for delay fault BIST using constrained ATPG,20-25頁 2014/11
その他	RTL情報を用いた遷移故障に対する高品質遅延テスト生成法研究報告システムLSI設計技術 2013 (43),1-6頁 2013/11/20
その他	同期式設計から変換されたQDI回路のテスト生成法 (ディペンダブルコンピューティング) 電子情報通信学会技術研究報告 : 信学技報 111 (435),43-48頁 2012/02/13
その他	組込み自己テストにおける温度均一化制御電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング : IEICE technical report 111 (325),197-202頁 2011/11/21
その他	A Full Scan Design Method for Asynchronous Sequential Circuits Based on C-element Scan Paths IEICE technical report. Dependable computing 110 (106),1-6頁 2010/06/18
その他	D-10-18 An Approach to Temperature Control During VLSI Test Proceedings of the IEICE General Conference 2009 (1),161-161頁 2009/03/04
その他	RTLパス数最小化のためのリソースバインディング法電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング : IEICE technical report 108 (431),55-60頁 2009/02/09
その他	Path-based Resource Binding to Reduce Delay Fault Test Cost 10th IEEE Workshop on RTL and High Level Testing (WRTLT'09) 2009
その他	An approach to RTL-GL path mapping based on functional equivalence 9th IEEE Workshop on RTL and High Level Testing (WRTLT'08) 108 (109(SIP2008 53-67)),63-68頁 2008/11
その他	高位合成情報を用いたRTLフォールスパス判定電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング : IEICE technical report 107 (482),63-68頁 2008/02/08
その他	A-3-9 Analysis of Fault Coverage under a Power Budget in Scan Testing Proceedings of the Society Conference of IEICE 2007,53-53頁 2007/08/29
その他	Reduction in Over-Testing of Delay Faults through False Paths Identification Using RTL Information IEICE technical report 106 (528),43-48頁 2007/02/02
その他	A Test Generation Framework using Checker Circuits and its Application to Path Delay Test Generation IEICE technical report 106 (512),37-42頁 2007/01/23
その他	Delay Testing for Application-Specific Interconnects of FPGAs based on Inphase Structure 12th IEEE European Test Symposium,131-136頁 2007
その他	RTL don’t care path identification and synthesis for transforming don’t care paths into false paths Digest of Papers IEEE 8th Workshop on RTL and High Level Testing,9-15頁 2007
その他	非パイプラインプロセッサの命令レベル自己テストのためのテスト容易化設計電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング 105 (607),7-12頁 2006/02/17
その他	An Apporach to Reduce Over-testing of Path Delay Faults in Data Paths Using RT-level Information 11th IEEE European Test Symposium,146-151頁 2006
その他	A Broadside Test Generation Method for Transition Faults in Partial Scan Circuits IEICE technical report 105 (449),7-12頁 2005/12/02
その他	A Broadside Test Generation Method for Transition Faults in Partial Scan Circuits 情報処理学会研究報告システムLSI設計技術（SLDM） 2005 (121),139-144頁 2005/11/30
その他	Electrical behavior of GOS faults in domino logic 8th IEEE Workshop on Design and Diagnostics of Electronic Circuits and Systems (DDECS),210-215頁 2005/04
その他	Equivalence of Sequential Transition Test Generation and Constrained Combinational Stuck-at Test Generation IEICE technical report. Dependable computing 104 (664),27-32頁 2005/02/18
その他	テスト容易化合成情報に基づく順序回路テスト生成の高速化電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング 104 (664),33-38頁 2005/02/18
その他	完全故障検出効率を保証するデータパスの部分強可検査設計電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング 104 (664),1-6頁 2005/02/18
その他	ビット幅調整機能を用いたデータパスのテスト容易化設計法情報処理学会研究報告システムLSI設計技術（SLDM） 2004 (122),137-142頁 2004/12/02
その他	ビット幅調整機能を用いたデータパスのテスト容易化設計法電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング 103 (482),67-72頁 2004/12/02
その他	単一端子変化遅延テストに基づくデータパスのテスト容易化設計情報処理学会研究報告システムLSI設計技術（SLDM） 2004 (122),143-148頁 2004/12/02
その他	単一端子変化遅延テストに基づくデータパスのテスト容易化設計 (デザインガイア2004--VLSI設計の新しい大地を考える研究会) 電子情報通信学会技術研究報告 104 (482),73-78頁 2004/12/02
その他	A DFT method for RTL data paths based on strong testability to reduce test application time Technical Report of IEICE Vol. 102, No. 658, pp.31-36,31-36頁 2003
その他	A Method of Design for Delay Fault Testability of Controllers Technical Report of IEICE Vol. 103, No. 476, pp.25-30 2003
その他	A Path Delay Test Generation Method for Sequential Circuits Based on Reducibility to Combinational Test Generation Digest of Papers 8th IEEE European Test Workshop pp.307-312 2003
その他	An Approach to Non-Scan Design for Delay Fault Testability of Controllers Digest of Papers IEEE the 4th Workshop on RTL and High Level Testing pp.79-85 2003
その他	A method of design for hierarchical testability for data flow intensive circuits at register-transfer level Information Processing Society of Japan Vol. 43, No. 5, pp.1278-1289 2002
その他	A Method of Partially Enhanced Scan Design for Path Delay Faults Based on Discontinuous Reconvergence Structure Technical Report of IEICE Vol. 101, No. 658, pp.53-60 2002
その他	A Method of Test Generation for Path Delay Faults Using Stuck-at Fault Test Generation Algorithms Technical Report of IEICE Vol. 101, No. 658, pp.69-75 2002
その他	High Level Design for Testability Proceedings of the 2002 IEICE General Conference Vol. SD-2-11 2002
その他	Partial scan designs equivalent to full scan designs Proceedings of the 2002 IEICE General Conference Vol. SD-2-10 2002
その他	“A design for hierarchical testability for RTL data paths using extended data flow graphs Digest of papers of IEEE Workshop on RTL and High Level Testing,128-133頁 2001/11
その他	A method of design for hierarchical testability for RTL data paths using extended data flow graphs Technical Report of IEICE Vol. 101, No. 467, pp.103-108 2001
その他	組合せテスト生成複雑度でパス遅延故障テスト生成可能な順序回路のクラス電子情報通信学会技術研究報告 100 (620),9-16頁 2001
その他	A DFT Method at RTL Based on Fixed-Control Testability to Achieve 100% Fault Efficiency Workshop on RTL ATPG and DFT(WRTLT 2000) 2000
その他	Analyzing Path Delay Fault Testability of RTL Data Paths : A Non-Scan Approach Technical Report of IEICE FTS 2000 100 (473),221-226頁 2000
その他	固定制御可検査性に基づくRTL回路の非スキャンテスト容易化設計法電子情報通信学会技術報告 99 (VLD99-101),29-36頁 2000
その他	固定制御可検査性に基づくRTL回路の非スキャンテスト容易化設計法電子情報通信学会技術研究報告. VLD, VLSI設計技術 99 (VLD99-101),29-36頁 2000
その他	A Non-Scan DFT Method at Register-Transfer Level to Achieve Complete Fault Efficiency Technical report of IEICE. VLD 99 (FTS99-59),47-54頁 1999
その他	A non-scan DFT method at register-transfer level to achieve complete fault efficiency Technical Report of IEICE 99 (FTS99-59),47-54頁 1999
その他	完全故障検出効率を保証するコントローラの非スキャンテスト容易化設計法電子情報通信学会論文誌 D-1 J81-D-1 (12) 1998
その他	A Non-Scan DFT Method for Confradlers to Provide Complete Fault Efficiency IEICE Technical Report FTS97 (63),1-8頁 1997
その他	A sequential circuit structure with combinational test generation complexity and its application Systems and Computers in Japan 28 (11),11-21頁 1997
その他	完全故障検出効率を保証するコントローラの非スキャンテスト容易化設計法(共著) 電子情報通信学会技術報告 FTS97 (63),1-8頁 1997
その他	An Approach to Sequential Test Generation by Circuit Pseudo-Transfarmation IEICE Technical Report FTS96 (42),9-16頁 1996
その他	Test Generation Time Reduction for Sequential Circuits by Extracting Circuit Stracture Proceedings of IEICE General Conference IS-1 (SD-2-4),323-324頁 1996
その他	回路疑似変換による順序回路テスト生成の一手法(共著) 電子情報通信学会技術報告 FTS96 (42),9-16頁 1996
その他	回路構造抽出による順序回路テスト生成時間短縮(共著) 電子情報通信学会総合大会情報システム分冊1 IS-1 (SD-2-4),323-324頁 1996